18-hb-2010-ue Low-Level Synthese

Lehrende: Prof. Dr.-Ing. Christian Hochberger

Veranstaltungsart: Übung

Orga-Einheit: FB18 Elektrotechnik und Informationstechnik

Anzeige im Stundenplan: UELow-Level Synthese

Fach:

Anrechenbar für:

Semesterwochenstunden: 1

Unterrichtssprache: Englisch

Min. | Max. Teilnehmerzahl: - | -

Lehrinhalte:
"Die Veranstaltung behandelt alle Synthese-Schritte von der Register-Transfer Ebene abwärts und konzentriert sich dabei auf FPGA-relevante Verfahren:

• Logikminimierungsverfahren (exakt und heuristisch, für zweistufige und Multi Level Logik)
  
• Technologiemapping mit funktionaler Dekomposition und strukturellen Ansätze (z.B. FlowMap)
  
• analytische und heuristische Placer (Simulated Annealing, Genetic Algorithms)
  
• typische Verdrahtungsalgorithmen (PathFinder)
  

Literatur:
Ein Vorlesungsskript und Folien können heruntergeladen werden: http://www.rs.tu-darmstadt.de/

Voraussetzungen:
Kenntnisse in Hardware-Synthese auf der Basis einer Hardware-Beschreibungssprache (z.B.: Reese/Thornton: Introduction to Logic Synthesis Using Verilog Hdl oder Brown/Vranesic: Fundamentals of Digital Logic with VHDL Design). Grundkenntnisse in einer objektorientierten Programmiersprache sollten vorhanden sein, vorzugsweise Java