18-hb-2020-ue High-Level Synthese

Lehrende: Prof. Dr.-Ing. Christian Hochberger

Veranstaltungsart: Übung

Orga-Einheit: FB18 Elektrotechnik und Informationstechnik

Anzeige im Stundenplan: UE High-Level Synth.

Fach:

Anrechenbar für:

Semesterwochenstunden: 1

Unterrichtssprache: Englisch

Min. | Max. Teilnehmerzahl: - | -

Lehrinhalte:

• Abbildung von Verhaltensbeschreibungen (z.B. in Form von Programmfragmenten) auf FPGA und CGRA Strukturen
  
• Teilschritte Allokation, Scheduling, Binding
  
• Exakte oder heuristische Lösungen
  
• Konstruktionsprinzipien heuristischer Lösungen
  

Literatur:
Die Folien sind innerhalb von Moodle verfügbar.

Voraussetzungen:
Kenntnisse in Hardware-Synthese auf der Basis einer Hardware-Beschreibungssprache (z.B.: Reese/Thornton: Introduction to Logic Synthesis Using Verilog Hdl oder Brown/Vranesic: Fundamentals of Digital Logic with VHDL Design). Grundkenntnisse in einer objektorientierten Programmiersprache sollten vorhanden sein, vorzugsweise Java

Online-Angebote:
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