Lehrende: Prof. Dr.-Ing. Klaus Hofmann; Boris Traskov
Veranstaltungsart: Praktikum
Orga-Einheit: FB18 Elektrotechnik und Informationstechnik
Anzeige im Stundenplan: HDL Lab
Fach:
Anrechenbar für:
Semesterwochenstunden: 3
Unterrichtssprache: Englisch
Min. | Max. Teilnehmerzahl: - | 52
Lehrinhalte: Durchführung eines VHDL oder Verilog-basierten VLSI-Systementwurfs in Gruppen mit industrienahen Randbedingungen
Literatur: Skriptum der Vorlesung „HDL: Verilog and VHDL“
Voraussetzungen: Vorlesung: HDL: Verilog and VHDL, mindestens eine höhere Programmiersprache, Grundkenntnisse Linux/Unix, Rechnerarchitekturen
