18-ho-2090-ku HDL: Verilog & VHDL

Lehrende: Prof. Dr.-Ing. Klaus Hofmann; Ashok Kumar Jaiswal

Veranstaltungsart: Kurs

Orga-Einheit: FB18 Elektrotechnik und Informationstechnik

Anzeige im Stundenplan: HDL: Verilog & VHDL

Fach:

Anrechenbar für:

Semesterwochenstunden: 2

Unterrichtssprache: Englisch

Min. | Max. Teilnehmerzahl: - | -

Lehrinhalte:
In dieser Blockveranstaltung wird das Thema Schaltungsentwurf basierend
auf der Hardwarebeschreibungssprache VHDL adressiert. Neben der Syntax
und Semantik von VHDL werden verschiedene Modellierungsmöglichkeiten für
integrierte Schaltungen behandelt. Mit Hilfe leistungsfähiger kommerzieller
CAD-Software werden Schaltungen zu realen Hardwareimplementationen synthetisiert.
Weiterhin wird die Anwendung VHDL-basierter Konzepte für eine Hardwareverifikation
behandelt.

Literatur:
Skriptum zur Vorlesung

Voraussetzungen:
Vorkenntnisse Logikentwurf und Rechnerarchitekturen

Erwartete Teilnehmerzahl:
40